Высокоскоростной сервопривод на основе CPLD и Absolute Encoder

В настоящее время сервоприводы на домашних станках ЧПУ, как правило, оснащены инкрементными кодерами, в то время как точность инкрементных энкодеров не слишком высока, а выход - параллельные сигналы. Чтобы повысить его точность, необходимо увеличить конструкцию энкодера. Сложность и увеличение выхода параллельных сигналов, что не способствует дальнейшему связи между сервоприводом и энкодером. Используется абсолютный кодер, за исключением того, что его точность в несколько раз выше, чем у инкрементного энкодера. Высокоскоростная последовательная связь экономит линии связи для связи на расстоянии. На другом конце энкодера CPLD и Absolute Encoder используются для высокоскоростной последовательной связи. Затем CPLD преобразует полученную информацию о энкодере в параллельную передачу данных. DSP в сервоприводе выполняет арифметический контроль. Эта статья даст разработку программного обеспечения и оборудования высокоскоростной последовательной связи между CPLD и Absolute Encoder .

Аппаратный дизайн

Аппаратное обеспечение в основном состоит из трех модулей: источник питания, CPLD и его периферические цепи и абсолютная цепь интерфейса энкодера.

Модуль питания

Модуль питания состоит из цепи питания переключения и чипа питания постоянного тока, как показано на рисунке 1.

Питание переключения на рисунке преобразует напряжение сетки AC 220V в +5 В, +15 В, -15 В. Струкция питания переключения может отфильтровать различные помехи в сетке питания, а трансформатор в источнике питания переключателя будет составлять 220 В переменного тока, а выход - + 5 В, + 15 В, -15V изолирован, внутренняя цепь также использует TL431 для корректировки Ширина импульса проводимости коммутационной трубки, поэтому противоположность, безопасность, стабильность и регулирование напряжения питания переключения, лучше. TPS7333 - это чип DC/DC. Напряжение +5 В постоянного тока преобразуется в стабильное напряжение постоянного тока +3,3 В для использования CPLD. TPS7333 обладает лучшей эффективностью преобразования, надежности и регулированием напряжения. Его можно использовать в диапазоне напряжений +3,77 В- +10 В. Преобразование +3,3 В заставляет CPLD сгореть из -за слишком высокого входного напряжения.

CPLD и его модули периферической цепи

CPLD и его модули периферической цепь в основном состоит из CPLD, цепь интерфейса загрузки программирования CPLD (интерфейс JTAG), цепь интерфейса DSP, активный кристаллический генератор, схема преобразования уровня и ADM485 и его периферийные цирки (цепь интерфейса, ответственная за связь с энкодером). Полем фигура 2).

В этом дизайне CPLD используется EPM570T144C5 ALTERA, которая принадлежит MAX II ALTERA. Max II ниже затрат, чем Max I, и потребляет меньше энергии. Устройство имеет больше макроэлементов, а задержка устройства контролируется в течение 6 нс. С высокой стоимостью, EPM570T144C5 имеет 570 макросел. Количество штифтов на чипе составляет 144, из которых 116 являются доступными портами ввода -вывода, поэтому ресурсов этого чипа достаточно. CPLD в основном отвечает за высокоскоростную последовательную связь с абсолютным энкодером и контролируется командой DSP для пересылки данных кодера и другой информации в DSP параллельно.

Интерфейс JTAG в основном используется для загрузки исполняемого файла в CPLD, установить среду разработки компании Altera - Quartus II на ПК и составление письменной программы VHDL в этой среде разработки, чтобы убедиться, что компиляция не является без ошибок. и функция реализована. Подключите кабель загрузки к интерфейсу JTAG и загрузите плату CPLD через инструмент загрузки программирования, предоставленный Quartus II.

Интерфейс DSP состоит из 8 линий данных, 3 адресных линий и 1 строки управления. 8 линий данных отвечают за передачу данных энкодера и другую информацию. 3 строки адреса несут ответственность за передачу команд DSP и декодирование на терминале CPLD. CPLD передает данные Encoder или другую информацию в DSP -8 -строки данных в соответствии с командой декодированной. Линия управления в основном завершает синхронное управление CPLD и DSP.

20 -метровый активный кристаллический генератор в основном обеспечивает эталонные часы для CPLD. Под управлением тактового сигнала CPLD генерирует скорость передачи 2,5 МБ/с для связи с кодером, и генерирует часы 10 м ГЗ для некоторых логических контрольных сигналов. Для обеспечения тактовой частоты 20 м ГГ требуется напряжение постоянного тока 3,3 В от источника питания.

Схема сдвига уровня в основном ответственна за преобразование от 3,3 В в 5 В или 5 В в 3,3 В, поскольку порты ядра и ввода -вывода CPLD требуют напряжения питания 3,3 В, что требуется для ADM485 и абсолютных энкодеров. Как напряжение питания, так и цепь драйвера ввода/вывода составляют 5 В, поэтому необходимо преобразовать от 3,3 В в 5 В или 5 В в 3,3 В с чипом преобразования уровня LVC4245A.

ADM485 и его периферийные схемы являются аппаратным соединением между высокоскоростной связи CPLD и абсолютного энкодера. Рабочее напряжение ADM485 составляет 5 В, а максимальная скорость связи составляет 5 МБ/с. Использование двух чипов ADM485 для стыковки может улучшить способность противоинтерференции на линии связи, а самое длинное расстояние передачи может достигать 1,2 км. Периферическая цепь показана на рисунке 3. Правая половина пунктирной линии принадлежит периферической цепи абсолютного кодера. Резисторы подтягивания и выпуска составляют 1 км Ом, ток-ограничивающий резистор составляет 220 Ом, а SDAT ADM485-вывод данных. ADM485 - это SRQ - PIN -контакт входного ввода данных, DE ADM485 является внешним управляющим штифтом, этот вывод контролируется CPLD. Поскольку протокол связи RS-485 является полудуплексом, ADM485 может находиться только в состоянии отправки данных или получения данных. Когда ADM485 находится в высоком уровне, ADM485 находится в состоянии вывода данных (то есть CPLD получает данные). Когда DE ADM485 находится в низком уровне, ADM485 находится в состоянии ввода данных (то есть CPLD отправляет данные).